早期IEEE院士Saraswat、Rief和Meindl預測，“芯片互連恐怕會使半導體工業的歷史發展減速或者止步，首次提出應該探索電路的3D集成技術。

　　2007年9月，半導體工業協會(SIA)宣稱：“在未來大約10-15年內，縮小晶體管尺寸的能力將受到物理極限的限制”，因此3D集成的需求變得更加明顯。全新的器件結構，比如碳納米管、自旋電子或者分子開關等，在10-15年內還不能準備好。5新型組裝方法，如3D集成技術再次被提了出來。

　　存儲器速度滯后問題是3D集成的另一個推動因素，眾所周知，相對于處理器速度，存儲器存取速度的發展較慢，導致處理器在等待存儲器獲取數據的過程中被拖延。在多核處理器中，這一問題更加嚴重，可能需要將存儲器與處理器直接鍵合在一起。

　　3D IC集成技術的拯救

　　2005年2月，當《ICs Going Vertical》發表時，幾乎沒有讀者認識到發生在3D IC集成中的技術進步，他們認為該技術只是疊層和引線鍵合，是一種后端封裝技術。

　　今天，3D集成被定義為一種系統級集成結構，在這一結構中，多層平面器件被堆疊起來，并經由穿透硅通孔(TSV)在Z方向連接起來（見圖）。

　　為制造這樣的疊層結構，已經開發了很多工藝，下面所列的正是其中的關鍵技術：

　　■ TSV制作：Z軸互連是穿透襯底(硅或者其他半導體材料)而且相互電隔離的連接，TSV的尺寸取決于在單層上需要的數據獲取帶寬;

　　■層減薄技術：初步應用需減薄到大約75~50μm，而在將來需減薄到約25~1μm;

　　■ 對準和鍵合技術：或者芯片與晶圓(D2W)之間，或者晶圓與晶圓(W2W)之間。

　　通過插入TSV、減薄和鍵合，3D IC集成可以省去很大一部分封裝和互連工藝。然而，目前還未完全明確，這些在整個制造工藝中需要集成在什么位置。似乎對于TSV工藝，可以在IC制造和減薄過程中，經由IDM或晶圓廠獲得，而鍵合可以由IDM實現，也可以在封裝操作中由外部的半導體組裝和測試提供商(OSATS)實現，但這有可能在技術成熟時發生變化。

　　在將來很有可能發生的是，3D IC集成技術會從IC制造與封裝之間的發展路線發生交疊時開始。

　　3D工藝選擇

　　TSV可以在IC制造過程中制作(先制作通孔，via first)，也可以在IC制造完成之后制作(后制作通孔，via last)。在前一種情況下，前道互連(FEOL)型TSV是在IC布線工藝開始之前制作的，而后道互連(BEOL)型TSV則是在金屬布線工藝過程中在IC制造廠中實現的。

　　FEOL型通孔是在所有CMOS工藝開始之前在空白的硅晶圓上制造實現的。使用的導電材料必須可以承受后續工藝的熱沖擊(通常高于1000℃)，因而只能選用多晶硅材料。在BEOL過程中制造的TSV可以使用金屬鎢或銅，而且在通常情況下，制作流程處于整個集成電路工藝的早期，以保證TSV不會占據寶貴的互連布線資源。在FEOL和BEOL兩種情況下，TSV都必須設計進IC布線之中。

　　TSV也可以在CMOS器件制造完成之后制作。在鍵合工藝之前完成，或者在鍵合工藝之后完成。由于CMOS器件已經制作完成，因此在通孔形成時晶圓不需要再經受高溫處理，所以可以使用銅導電材料。很明顯，制作這些通孔的空白區域需要在設計芯片時就予以考慮。

　　如果可以選擇，無論是FEOL還是BEOL方案，只要是在晶圓代工廠制作TSV，都是相對簡單的選擇。BEOL互連層是一個擁有不同介質和金屬層的復雜混合體。刻蝕穿透這些層很困難，而且是由不同產品具體決定的。在完整的IC制造之后通過刻蝕穿透BEOL層來制作TSV會阻礙布線通道，增加布線復雜性并增加芯片尺寸，可能會需要一個額外的布線層。既然諸如TSMC(中國臺灣省臺北)和特許(新加坡)等晶圓廠已宣稱他們有意向量產化TSV制造，那么在IC制造工藝中制作通孔將成為一個更切實可行的選擇。